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verilog 파일에서..

verilog 파일에서
set verilog {`timescale 1ns / 1ps

module ss(
a, b, c
);

input a;
input b;
output c;

endmodule
}

$verilog라는 변수에서 regsub을 사용하여 timescale이 포함된 라인 즉, `timescale 1ns / 1ps (timescale 뒤의 숫자나 단위는 변할 수 있습니다.) 라인만 지우려고 하는데
어떻게 해야할까요?
regsub이외에도 방법이 있다면 알려주시면 감사하겠습니다.
그리고 반대로 timescale이 포함되어 있는 라인만 남기려면 어떻게 해야하는지도 알려주세요 ^^